CI-25-230

Categoría Profesional: Técnico Superior B (Titulación Universitaria Superior) Investigador/a Principal: Enrique Márquez Segura Dedicación: 40 horas/semanales Duración: 12 meses Trabajo a realizar: Definición y ejecución de planes de verificación y metodologías para ASIC/FPGA (System Verilog + UVM, etc.) en diferentes etapas del diseño. Participación en la definición de arquitectura. Diseño RTL ( Verilog). Implementación y validación de diseño en FPGAs. Implementación y validación de diseño en ASIC.

Fecha límite de presentación de solicitudes: 03/08/2025